`timescale 1ns/1ps
module tb_pll();

reg sys_clk = 1'b0;
reg sys_rst_n;
wire locked;
wire clk_out_100, clk_out_50, clk_out_100_phase, clk_out_25;

pll u_pll(
	.sys_clk(sys_clk),
	.sys_rst_n(sys_rst_n),
	.clk_out_100(clk_out_100),
    .clk_out_50(clk_out_50),
    .clk_out_100_phase(clk_out_100_phase),
    .clk_out_33(clk_out_25),
    .locked(locked)
);

always #10 sys_clk = ~sys_clk;

initial begin
    sys_rst_n <= 1'b0;
    #100
    sys_rst_n <= 1'b1;
end

endmodule